Основные конструкции языка VHDL - презентация, доклад, проект скачать

Нажмите для полного просмотра!

Основные конструкции языка VHDL, слайд №1

Основные конструкции языка VHDL, слайд №2

Основные конструкции языка VHDL, слайд №3

Основные конструкции языка VHDL, слайд №4

Основные конструкции языка VHDL, слайд №5

Основные конструкции языка VHDL, слайд №6

Основные конструкции языка VHDL, слайд №7

Основные конструкции языка VHDL, слайд №8

Основные конструкции языка VHDL, слайд №9

Основные конструкции языка VHDL, слайд №10

Основные конструкции языка VHDL, слайд №11

Основные конструкции языка VHDL, слайд №12

Основные конструкции языка VHDL, слайд №13

Основные конструкции языка VHDL, слайд №14

Основные конструкции языка VHDL, слайд №15

Основные конструкции языка VHDL, слайд №16

Основные конструкции языка VHDL, слайд №17

Основные конструкции языка VHDL, слайд №18

Основные конструкции языка VHDL, слайд №19

Основные конструкции языка VHDL, слайд №20

Основные конструкции языка VHDL, слайд №21

Основные конструкции языка VHDL, слайд №22

Основные конструкции языка VHDL, слайд №23

Основные конструкции языка VHDL, слайд №24

Основные конструкции языка VHDL, слайд №25

Основные конструкции языка VHDL, слайд №26

Основные конструкции языка VHDL, слайд №27

Основные конструкции языка VHDL, слайд №28

Основные конструкции языка VHDL, слайд №29

Основные конструкции языка VHDL, слайд №30

Основные конструкции языка VHDL, слайд №31

Основные конструкции языка VHDL, слайд №32

Основные конструкции языка VHDL, слайд №33

Основные конструкции языка VHDL, слайд №34

Содержание ▲

Вы можете ознакомиться и скачать презентацию на тему Основные конструкции языка VHDL. Доклад-сообщение содержит 34 слайдов. Презентации для любого класса можно скачать бесплатно. Если материал и наш сайт презентаций Mypresentation Вам понравились – поделитесь им с друзьями с помощью социальных кнопок и добавьте в закладки в своем браузере.

Слайды и текст этой презентации

Слайд 1

Описание слайда:

Основные конструкции языка VHDL

Слайд 2

Описание слайда:

Программные блоки VHDL

Слайд 3

Описание слайда:

Блок Entity

Слайд 4

Описание слайда:

Блок Architecture

Слайд 5

Описание слайда:

Подключение внешних библиотек и пакетов Подключение библиотеки: LIBRARY library_name; library_name – имя подключаемой библиотеки Подключение пакетов из библиотеки: USE library_name.packet_name.(identifier | character_literal | operator_symbol | ALL); packet_name – имя пакета из библиотеки library_name. Последний идентификатор определяет что именно надо подключить из пакета (идентификатор ALL указывает, что всё).

Слайд 6

Описание слайда:

Элементы языка VHDL Комментарии . Начинаются с -- Идентификаторы. my_signal, My_Signal – одно и тоже. Нету разницы между регистром букв. Можно использовать и цифры в назаниях: my_signal1, my_SIGnal03… Зарезервированные слова. Выделяются другим цветом Числа: присвоение значений сигналам типа integer signal a: integer; a

Слайд 7

Описание слайда:

Использование signal в Architecture ARCHITECTURE OFIS SIGNAL clk: bit; BEGIN Concurrent Statements END ARCHITECTURE; Структура описания сигнала: Object_name: := ; Object_name: имя : тип : инициализирующее значение

Слайд 8

Описание слайда:

Использование signal в Architecture Формат: Z

Слайд 9

Описание слайда:

Основные конструкции языка VHDL

Слайд 10

Описание слайда:

Пример задания архитектуры

Слайд 11

Описание слайда:

Использование сигналов

Слайд 12

Описание слайда:

Типы данных VHDL Integer: от (-231-1) до (231-1). Представляется как 32-х битный массив Bollean : (true, false) Bit : (‘0’, ‘1’) Bit_vector – массив значений типа Bit В пакете std_logic_1164 определены дополнительные типы std_logic: (‘U’, ‘X’, ‘0’, ‘1’, ‘Z’, ‘W’, ‘L’, ‘H’, ‘-’) Значения для синтеза: ‘0’, ‘1’ – тоже что и в типе bit – обыкновенные ‘0’ и ‘1’ ‘Z’ – состояние с высоким импедансом Значения для моделирования: ‘L’, ‘H’ – слабый ‘0’, слабая ‘1’ (имеется в виду слабый ток) ‘X’, ‘W’ – неизвестное, слабое неизвестное ‘U’ – неинициализированное ‘-’ – неважное значение std_logic_vector – массив значение типа std_logic

Слайд 13

Описание слайда:

Задание диапазона RANGE–задает диапазон изменения индексов в массиве Диапазон может быть задан: –ввозрастающей последовательности (ascending) RANGE left_bound TO right_bound –в убывающей последовательности (descending). RANGE left_bound DOWNTO right_bound

Слайд 14

Описание слайда:

Одинаково или нет?

Слайд 15

Описание слайда:

Операторы VHDL

Слайд 16

Описание слайда:

Операторы VHDL

Слайд 17

Описание слайда:

Приоритеты операторов

Слайд 18

Описание слайда:

Арифметический сдвиг sla, sra

Слайд 19

Описание слайда:

Присвоение значения массиву

Слайд 20

Описание слайда:

Преобразование типов Пакет std_logic_1164 to_bitvector – преобразование из std_logic_vector в bit_vector to_stdlogicvector – преобразование из bit_vector в std_logic_vector to_bit – преобразование из std_logic в bit. Пакеты std_logic_arith и std_logic_unsigned (либо std_logic_signed) conv_integer – преобразование из std_logic_vector в integer conv_std_logic_vector – преобразование из integer в std_logic_vector. Первый аргумент – само число, второй – ширина выходной шины.

Слайд 21

Описание слайда:

Схема определения четности

Слайд 22

Описание слайда:

Схема определения четности

Слайд 23

Описание слайда:

Схема определения четности. Структурное описание

Слайд 24

Описание слайда:

Схема определения четности. Структурное описание

Слайд 25

Описание слайда:

Схема определения четности. Структурное описание

Слайд 26

Описание слайда:

Практика

Слайд 27

Описание слайда:

Сумматор

Слайд 28

Описание слайда:

Моделирование. Добавление элемента -- Instantiate the Unit Under Test (UUT) uut: comb_02_adder PORT MAP ( switch_in => switch_in, leds_out => leds_out );

Слайд 29

Описание слайда:

Моделирование процесс задания сигналов switch_in

Слайд 30

Описание слайда:

Моделирование Задание: написать testbench (adder_1_tb.vhd) для 8-ми битного сумматора

Слайд 31

Описание слайда:

Реализация сумматора на плате Atlys Создайте проект для реализации сумматора: входы к переключателям, а выходы – к диодам. Для подключения потребуется ucf файл, в котором указано к каким ножкам необходимо подключить линии данных.

Слайд 32

Описание слайда:

Входы # onBoard switch NET "switch_in" LOC = "A10"; NET "switch_in" LOC = "D14"; NET "switch_in" LOC = "C14"; NET "switch_in" LOC = "P15"; NET "switch_in" LOC = "P12"; NET "switch_in" LOC = "R5"; NET "switch_in" LOC = "T5"; NET "switch_in" LOC = "E4";

Слайд 33

Описание слайда:

Выходы # onBoard leds_outs NET "leds_out" LOC = "U18"; NET "leds_out" LOC = "M14"; NET "leds_out" LOC = "N14"; NET "leds_out" LOC = "L14"; NET "leds_out" LOC = "M13"; NET "leds_out" LOC = "D4"; NET "leds_out" LOC = "P16"; NET "leds_out" LOC = "N12";

Слайд 34

Описание слайда:

For generate g1: for i in 0 to 3 generate begin b: full_adder_1 port map ( a => A(i), b => B(i), c_in => C(i), s => S(i), c_out => C(i+1) ); end generate g1;