Цифровая схемотехника. Счетчики VHDL. (Лекция 12) - презентация, доклад, проект скачать

Нажмите для полного просмотра!

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №1

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №2

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №3

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №4

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №5

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №6

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №7

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №8

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №9

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №10

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №11

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №12

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №13

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №14

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №15

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №16

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №17

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №18

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №19

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №20

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №21

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №22

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №23

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №24

Цифровая схемотехника. Счетчики VHDL. (Лекция 12), слайд №25

Содержание ▲

Вы можете ознакомиться и скачать презентацию на тему Цифровая схемотехника. Счетчики VHDL. (Лекция 12). Доклад-сообщение содержит 25 слайдов. Презентации для любого класса можно скачать бесплатно. Если материал и наш сайт презентаций Mypresentation Вам понравились – поделитесь им с друзьями с помощью социальных кнопок и добавьте в закладки в своем браузере.

Слайды и текст этой презентации

Слайд 1

Описание слайда:

Счетчики. Реализация на VHDL.

Слайд 2

Описание слайда:

Счетчики. Простой суммирующий счетчик. LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY count IS PORT (clk: IN STD_LOGIC; out_data: OUT INTEGER RANGE 0 TO 15); END count; ARCHITECTURE a OF count IS -- внутренний сигнал, так как выход -- не может быть аргументом в выражении SIGNAL csignal: INTEGER RANGE 0 TO 15;

Слайд 3

Описание слайда:

BEGIN PROCESS (clk) BEGIN -- проверка наличия фронта IF (clk'EVENT AND clk = '1') THEN -- увеличение на единицу -- проверки на переполнение нет csignal

Слайд 4

Описание слайда:

Временные диаграммы

Слайд 5

Описание слайда:

Временные диаграммы

Слайд 6

Описание слайда:

Диаграммы без учета задержек

Слайд 7

Описание слайда:

Функциональная симуляция Это моделирование без учета задержек Для запуска: Выбрать функциональную симуляцию. Сгенерировать лист связей для функциональной симуляции (Functional Simulation Netlist) Запустить симуляцию

Слайд 8

Описание слайда:

Выбор типа симуляции

Слайд 9

Описание слайда:

Генерация файла связей Меню: Processing -> Generate Functional Simulation Netlist

Слайд 10

Описание слайда:

Счетчик на RTL уровне

Слайд 11

Описание слайда:

Счетчик на уровне ЛЭ ПЛИС

Слайд 12

Описание слайда:

Реверсивный счетчик library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity count is generic ( MIN_COUNT : natural := 0; MAX_COUNT : natural := 7); port (clk : in std_logic; reset : in std_logic; enable : in std_logic; updown : in std_logic; q : out integer range MIN_COUNT to MAX_COUNT); end entity;

Слайд 13

Описание слайда:

architecture rtl of count is architecture rtl of count is signal direction : integer; begin -- внутренний сигнал выбора направления счета -- если сигнал равен 1 – сложение -- «-1» - вычитание process (updown) begin if (updown = '1') then direction

Слайд 14

Описание слайда:

process (clk) process (clk) variable cnt : integer range MIN_COUNT to MAX_COUNT; begin if (rising_edge(clk)) then -- синхронный сбос if reset = '1' then cnt := 0; -- проверка сигнала разрешения работы elsif enable = '1' then -- счет cnt := cnt + direction; end if; end if; q

Слайд 15

Описание слайда:

Временные диаграммы работы счетчика.

Слайд 16

Описание слайда:

Счетчик на RTL уровне

Слайд 17

Описание слайда:

Счетчик с асинхронным сбросом, синхронной предустановкой и сигналом разрешения счета. LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY count IS PORT (d: IN INTEGER RANGE 0 TO 15; clk: IN STD_LOGIC; clrn: IN STD_LOGIC; ena: IN STD_LOGIC; load: IN STD_LOGIC; out_data: OUT INTEGER RANGE 0 TO 15 ); END count; ARCHITECTURE a OF count IS SIGNAL csignal: INTEGER RANGE 0 TO 15;

Слайд 18

Описание слайда:

BEGIN PROCESS (clk, clrn) BEGIN IF clrn = '0' THEN csignal

Слайд 19

Описание слайда:

Счетчик. Асинхронный сброс -- clrn – сигнал сброса: -- 0 – сброс, 1 – работа счетчика IF clrn = '0' THEN csignal

Слайд 20

Описание слайда:

Счетчик. Синхронная загрузка ELSIF (clk'EVENT AND clk = '1') THEN -- пришел фронт сигнала -- если активен сигнал загрузки load – запись -- входных данных в переменнную csignal IF load = '1' THEN csignal