🗊Презентация Инициализация ПЭВМ на базе микропроцессоров IA-32. (Лекция 2)

Организация ЭВМ и систем Лекция № 2 Инициализация ПЭВМ на базе микропроцессоров IA-32 Анализ развития процессоров фирмы Intel семейства IA-32 Архитектура 16-битных процессоров IA-32 - 8086, 80286: основные регистры, адресация памяти, режимы работы

Инициализация ПЭВМ Аппаратная часть: Системное ядро ПК включает: ЦП; 2 – 3х-канальных таймера; 2 контроллера прерываний с 8-ю уровнями каждый; 2 – 4х-канальных контроллера ПДП; Порты ввода/вывода; CMOS память; часы реального времени; контроллер клавиатуры; минимум - 64 Кб нижней памяти.

Инициализация ПЭВМ 2. Модули расширения: Контроллеры накопителей. Накопители. Видеоадаптеры. Сетевые карты. Программная часть: BIOS. POST. BIOS SETUP.

Алгоритм пробуждения (инициализация) ПК Включение питания. Самодиагностика, идентификация, проверка процессора и сопроцессора. Проверка и инициализация системного ядра. Включение механизма Plug and Play. Проверка и инициализация видеоадаптера. Проверка CMOS памяти и часов реального времени. Определение объема и проверка оперативной памяти.

Алгоритм пробуждения (инициализация) ПК Проверка клавиатуры и инициализация портов (LPT, COM). Инициализация дисковых накопителей. Проверка модулей расширения BIOS. Включение механизма APR. Вызов системного загрузчика. Загрузка ОС.

Анализ развития ЦП ф.Intel семейства IA-32

ЦП 8086 Регистры данных Регистры сегментов Регистры указатели

ЦП 80286 Программная модель: 14 регистров ЦП 8086 + 5 новых: GDTR – 40-разрядный (определяет размер и положение глобальной дескрипторной таблицы). LDTR – 16-разрядный (определяет базовый адрес локальной дескрипторной таблицы). IDTR – 40-разрядный (определяет начало и размер таблицы векторов прерываний). MSW – слово состояния (если флаг PE=1, то процессор переключается в защищенный режим). TR – 16-разрядный (содержит селектор сегмента состояния задачи, используется для многозадачности). + 6 невидимых регистров (они связаны с CS, DS, ES, SS, GDTR, IDTR).

ЦП 80286 (режимы работы) Это был первый представитель семейства 86-х процессоров, в котором реализованы много-задачность и защищенная архитектура. Чтобы обеспечить совместимость с предыдущими представителями этого семейства (8086/88, 80186/188) в процессоре 80286 было реализовано два режима функционирования: режим эмуляции 8086 (режим реального адреса). защищенный режим, в котором используются все возможности процессора.

Формирование линейного адреса без участия селекторов Способ формирования физического адреса зависит от режима работы процессора. В режиме реального адреса, когда 80286 представляет из себя фактически высокоскоростной процессор 8086 с слегка расширенной системой команд, метод генерации физического адреса прост. Содержимое сегментного адреса сдвигается влево на 4 бита и складывается со смещением, в результате чего получается двадцатичетырехразрядный физический адрес.

Формирование линейного адреса в защищенном режиме

Формирование линейного адреса в защищенном режиме     По указанному в селекторе номеру записи в соответствующей (бит TI селектора) дескрипторной таблице определяется дескриптор сегмента. Дескриптор - это 8-байтная единица описательной информации, распознаваемая устройством управления памятью в защищенном режиме, хранящаяся в дескрипторной таблице. Дескриптор сегмента содержит базовый адрес описываемого сегмента, предел (размер) сегмента и права доступа к сегменту. В защищенном режиме процессор считывает значение двадцатичетырехразрядного базового адреса сегмента, добавляет адрес-смещение, и полученный результат используется как искомый физический адрес байта или слова в оперативной памяти.

Формирование линейного адреса в защищенном режиме Существуют две обязательных дескрипторных таблицы - глобальная (GDT) и дескрипторная таблица прерывания (IDT),- а также множество локальных дескрипторных таблиц (LDT), из которых в один момент времени процессору доступна только одна.

Формирование линейного адреса в защищенном режиме Расположение дескрипторных таблиц определяется регистрами процессора GDTR, IDTR, LDTR. Регистры GDTR и IDTR - содержат базовый адрес и предел дескрипторной таблицы. Программно доступная часть регистра LDTR - 16 бит, которые являются селектором LDT. Дескрипторы LDT находятся в GDT. Однако чтобы не обращаться каждый раз к GDT в процессоре имеется теневая (программно недоступная) часть регистра LDTR, в которую процессор помещает дескриптор LDT при каждой перегрузке селектора в регистре LDTR.

Шинная архитектура ЦП 80286

Конвейеризация шины ЦП 80286 В процессоре 80286 для повышения производительности при медленной памяти применяется интересный способ, называемый конвейеризацией шины. Суть этого способа состоит в том, что адрес выдается на ША немного раньше цикла шины и сохраняется защелкой устройства до тех пор, пока устройство не заканчивает операцию с данными, а данные «залезают» в следующий цикл шины. Выигрыш наблюдается, если обращения к одному и тому же устройству ввода/вывода не слишком близки друг к другу.

Конвейеризация шины ЦП 80286 Цикл шины 1 Цикл шины 2 Цикл шины 3 Линия сост. цикла шины ША ШД Устрой- ство.А Устройство В ША с защелкой

Вопросы для самоконтроля Какие устройства составляют системное ядро ПК? При инициализации ПК информация о проверке каких устройств выводится на экран дисплея? С какого процессора семейства IA32 количественные изменения в архитектуре кристалла перешли в качественные? Какими регистрами дополнилась программная модель ЦП 80286? Что такое селектор? С чем связано его появление? Структура селектора. Как формируется линейный адрес в режиме реальных адресов и в режиме системного управления?

Вопросы для самоконтроля Что такое дескриптор? Структура дескриптора. Как формируется линейный адрес в защищенном режиме? Что находится в регистрах GDTR, IDTR и LDTR? Содержимое регистра TR? Для чего он нужен? В чем состоит суть конвейеризации шины ЦП 80286?