🗊Презентация Сумматоры. Двоичные сумматоры

Сумматоры

Повторение Цифровыми устройствами комбинационного типа - ?

Повторение. Принцип сложения двоичных чисел

Двоичные сумматоры Сумматор — устройство, преобразующее информационные сигналы (аналоговые или цифровые) в сигнал, эквивалентный сумме этих сигналов. Двоичными сумматорами называют логические устройства, выполняющие операцию сложения двух чисел, представленных в двоичном коде. Сумматор является основным узлом арифметико-логического устройства ЭВМ и служит для суммирования чисел посредством поразрядного сложения.

Классификация сумматоров В зависимости от формы представления информации различают сумматоры аналоговые и цифровые.

По способу реализации механические электромеханические электронные пневматические

По принципу действия на счётчиках, считающие количества импульсов в операндах функциональные, выдающие на выходах значения логической функции суммы по модулю и логической функции разряда переноса: каждый раз вычисляющие функцию разряда суммы по модулю и функцию разряда переноса с таблицами заранее вычисленных значений функции разряда суммы по модулю и значений функции разряда переноса записанных в: ПЗУ, ППЗУ (аппаратные) или ОЗУ (аппаратные и программные)

По архитектуре четвертьсумматоры — бинарные (двухоперандные) сумматоры по модулю без разряда переноса, характеризующиеся наличием двух входов, на которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма по модулю; полусумматоры — бинарные (двухоперандные) сумматоры по модулю с разрядом переноса, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма по модулю в данном разряде, а на другом — перенос в следующий (старший разряд); полные сумматоры — тринарные (трёхоперандные) сумматоры по модулю с разрядом переноса, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма по модулю в данном разряде, а на другом — перенос в следующий (более старший разряд). Такие сумматоры изначально ориентированы только на показательные позиционные системы счисления.

По способу действия Последовательные (одноразрядные), в которых обработка разрядов чисел ведётся поочерёдно, разряд за разрядом, на одном и том же одноразрядном оборудовании; Параллельные (многоразрядные), в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование;

По способу организации переноса С последовательным переносом; С параллельным переносом; С условным переносом; С групповым переносом.

По способу выполнения операции сложения и возможности сохранения результата сложения можно выделить три основных вида сумматоров: комбинационный, выполняющий микрооперацию "S = A плюс B", в котором результат выдается по мере его образования (это комбинационная схема в общепринятом смысле слова); сумматор с сохранением результата "S = A плюс B"; накапливающий, выполняющий микрооперацию "S = S плюс B".

Двоичный сумматор Двоичный сумматор может быть определён тремя способами: 1. табличным, в виде таблицы истинности, 2. аналитическим, в виде формулы (СДНФ), 3. графическим, в виде логической схемы. Табличный способ определения двоичного сумматора является основным

Важнейшими параметрами сумматоров являются: разрядность; статические параметры: Uвх, Uвх, Iвх и так далее, то есть обычные параметры интегральных схем;

Важнейшими параметрами сумматоров являются: динамические параметры. Сумматоры характеризуются четырьмя задержками распространения: от подачи входного переноса до установления всех выходов суммы при постоянном уровне на всех входах слагаемых; от одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса; от подачи входного переноса до установления выходного переноса при постоянном уровне на входах слагаемых; от подачи всех слагаемых до установления выходного переноса при постоянном уровне на входах слагаемых.

Четвертьсумматор Простейшим двоичным суммирующим элементом является четвертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одноразрядным сумматором. Наиболее известны для данной схемы названия: элемент "сумма по модулю 2" и элемент "исключающее ИЛИ".

Схема имеет два входа а и b для двух слагаемых и один выход S для суммы.

 Реализуем четвертьсумматор в базисах И-НЕ, ИЛИ-НЕ:

Полусумматор Cхема, которая обеспечивает сложение двух однобитных чисел А и В называется полусумматором. Полусумматор имеет 4 сигнальных линии: два входа для сигналов, представляющих одноразрядные двоичные числа А и В, и два выхода: сумма А и В по модулю 2 (S) и сигнал переноса (P). При этом S наименее значимый бит, а P наиболее значимый бит.

Схема A – первый входной сигнал B – второй входной сигнал P – перенос результата S – вывод суммы

В двоичной системе сложение двух двоичных чисел осуществляется по правилу, описанному в таблице:

Формула для S (вывод) Формулу для S можно вывести с помощью СДНФ используя таблицу истинности.

Одноразрядные полусумматоры Для построения функциональной схемы воспользуемся первым результатом, т. к. в ней требуется для выполнения меньшее количество операций. Получаем общую схему и формулу одноразрядного полусумматора:

Полусумматоры Полусумматор находит сумму двоичных чисел по таблице. Обозначим p и q числа, которые требуется сложить, имеем следующие таблицы истинности:

s=(ab)‘(a+b) p=ab

Полный одноразрядный сумматор

Полный одноразрядный сумматор

Полный одноразрядный двоичный сумматор Имеет три входа: a, b для двух слагаемых и p для переноса из предыдущего (более младшего) разряда; два выхода: S сумма, P перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM

A – первый вход A – первый вход B – второй вход P – третий вход Q – перенос результата S – вывод суммы

Обозначение. Таблица истинности

СДНФ По данной в таблице схеме осуществляется сложение в полных одноразрядных сумматорах. Построим СДНФ для Q(A,B,P) и S(A,B,P):

Функция для S

Получаем структурные формулы

Схема

Многоразрядные двоичные сумматоры В зависимости от способа ввода кодов слагаемых сумматоры делятся на два типа: последовательного и параллельного действия.

Последовательные сумматоры Последовательные сумматоры строятся на основе одноразрядной суммирующей схемы. В таких устройствах сложение двух чисел производится поразрядно, последовательно во времени.

Сумматор последовательного действия

Параллельные сумматоры Параллельные сумматоры комбинационного типа представляют собой композиции одноразрядных суммирующих схем, причем обработка чисел в таких устройствах осуществляется одновременно во всех разрядах

Параллельный сумматор Состоит из отдельных разрядов, каждый из которых содержит одноразрядный сумматор. При подаче слагаемых цифры их разрядов поступают на соответствующие одноразрядные сумматоры. Каждый из одноразрядных сумматоров формирует на своих выходах цифру соответствующего разряда суммы и перенос, передаваемый на вход одноразрядного сумматора следующего (более старшего) разряда.

Параллельные многоразрядные сумматоры Простейшими из параллельных сумматоров (ПС) являются ПС с последовательной передачей сигналов переноса. На входы каждой одноразрядной схемы сумматора поступают два слагаемых и перенос из предыдущего разряда. Сигнал переноса, образованный в младшем разряде, распространяется последовательно по цепям переноса к старшим разрядам. Время распространения переноса определяется суммарной задержкой этих цепей.

Быстродействие сумматора Быстродействие сумматора при сложении двух n-разрядных чисел характеризуется временем суммирования, которое в наихудшем случае равно ts=(n-1) tP + tis где tis, tP - задержки формирования одноразрядным сумматором суммы и переноса соответственно. Следовательно, сумматоры с последовательным переносом обладают низким быстродействием. С целью повышения быстродействия (сокращения времени сложения) применяются сумматоры с одновременным переносом.

Десятичные сумматоры Для построения многоразрядных двоичных сумматоров, как было показано выше, необходимы одноразрядные двоичные сумматоры строятся с использованием одноразрядных десятичных сумматоров. Последние выполняют операцию суммирования .десятичных цифр , и переноса, поступающих в разряд, и формируют на выходах десятичную цифру суммы и перенос для передачи в следующий десятичный разряд.

Сумматор для кода 8421

Схема формирования обратного кода В десятичной системе счисления обратный код образуется путем преобразования каждой цифры числа в дополнение до 9.

схема, формирующая обратный код по полученным выше логическим выражениям

Арифметико-логические устройства Основными арифметическими операциями являются сложение и вычитание. Разработаны коды дополнительный и обратный, которые позволяют выполнять операцию вычитания методом суммирования.

Для повышения быстродействия ЭВМ разработаны и используются комбинированные арифметико-логические устройства, которые обеспечивают выполнение ряда арифметических и логических операций над прямыми кодами чисел без их преобразования.

Методика построения одноразрядного арифметического устройства для выполнения операций суммирования и вычитания

Операция вычитания Для выполнения операции вычитания не требуется получение дополнительных сигналов, поэтому и не требуются дополнительные аппаратные затраты. Необходимо лишь обеспечить коммутацию сигналов переноса и заёма в соответствии с кодом операции.

Вычитание Вычитание числа В из А выполняется путем суммирования отрицательного числа В в дополнительном коде с числом А. Представление отрицательного двоичного числа можно получить путем инвертирования всех битов числа и добавлением 1. Прибавление этой единицы эффективно реализуется в полном сумматоре путем замены его первого каскада (полусумматора) на полный сумматор, вход переноса которого подключается к напряжению с уровнем логической 1.

Многоразрядные АЛУ Многоразрядные АЛУ выпускаются в виде интегральных микросхем или входят в состав процессоров, являясь их основой.

МС 564ИП3 (Рисунок 26,а) — это 4-разрядное параллельное АЛУ, выполняющая 16 арифметических и 16 логических операций.

A(а0–а3) — первый операнд,  B(b0–b3) — второй операнд, S(s0–s3) — код операции — 4 разряда. Если M=0, то выполняются арифметические операции: 24=16, при M=1 выполняются логические операции: 24=16. Итого 16+16=32 операции. F(f0–f3) — результат операции. На выходе A=B появляется «1», если при выполнении операции вычитания результат операции будет равен «0», то есть A=B. Поскольку АЛУ параллельного типа, то имеются выходы генерации G и распространения переноса H. Pn и Рn+4 — входной и выходной переносы.

ДЗ Применение сумматоров.